@PHDTHESIS{guerrero12,
author = "D. Guerrero",
title = "Técnicas de Implementación de Circuitos Integrados Digitales CMOS de Alta Velocidad de Operación y Bajo Consumo de Potencia",
school = "Universidad de Sevilla",
note = "Advisors: M.~J. Bellido and J. Juan",
year = "2012",
abstract = "Los sistemas digitales actuales se caracterizan por su alta velocidad de operación y su elevada miniaturización (podemos encontrar del orden de miles de millones de componentes en un
solo circuito integrado). La evolución de la tecnología electrónica a lo largo de las últimas décadas ha permitido desarrollar los sistemas digitales y las comunicaciones de forma espectacular y, a medio plazo, no parece que vaya a ser sustituida por otra tecnología.
El diseño de circuitos y sistemas digitales se enfrenta continuamente con nuevos retos a la hora de mejorar sus prestaciones, sobre todo a la hora de aumentar su velocidad de operación y reducir su consumo de energía. Esta tesis aborda estos dos problemas estudiando y proponiendo mejoras en los dispositivos digitales actuales de cara a aumentar su velocidad de operación y reducir su consumo. En concreto se centra en sistemas digitales construidos en tecnología MOS (Metal-Oxide-Semiconductor, Semiconductor-Óxido-Metal), que es la más ampliamente utilizada. Así mismo, se estudian los esquemas de sincronización empleados en los circuitos digitales y se plantean alternativas que permitan mejorar su rendimiento.
En la primera parte de la tesis se constata que el usar puertas estáticas CMOS usando terminales body
independientes (INBO) permite mejorar notablemente el consumo estático y dinámico así como la velocidad de las puertas lógicas CMOS estáticas. Además, las puertas INBO presentan un consumo estático y un retraso pin-a-pin más uniforme a lo largo de sus entradas, lo que es deseable de cara a la síntesis automatizada de circuitos lógicos.
Las mejoras introducidas en la implementación INBO se obtienen a costa de una mayor área. Podría argumentarse
que los transistores de las puertas de diseño convencional podrían redimensionarse hasta que ocupasen el área de sus homólogas INBO para aumentar su conductividad y velocidad pero esto es engañoso ya que al aumentar el
tamaño de los transistores de una puerta se aumenta también su capacidad de entrada, de modo que las puertas
que atacan dicha capacidad (es decir, aquellas cuya salida se ha conectado a las capacidades de entrada
sobredimensionadas) aumentarían su consumo y reducirían su velocidad.
Esto no ocurre al usar puertas INBO dado que su capacidad de entrada no aumenta respecto a sus homólogas
COBO (aunque su tamaño sea mayor).
Es más, dado que los terminales body de los transistores de las puertas INBO no están polarizados sus
capacidades puerta-body se cargan a un menor voltaje, con lo que la velocidad de las puertas que generan las
entradas de la puerta INBO mejora.
A pesar de todo lo expuesto, la penalización de área introducida por las puertas INBO es muy severa, por lo que resultaría muy costoso que reemplazasen a las puertas tradicionales en todo el diseño. En lugar de eso, se propone usar las puertas INBO selectivamente en caminos críticos, nodos con alta actividad de conmutación o cuando se requieran puertas de gran número de entradas. Los algoritmos actuales de diseño incremental podrían aplicarse para hacer esta sustitución selectiva. Esto permitiría mejorar de forma significativa las prestaciones del circuito con un coste aceptable.
Con respecto al estudio de los esquemas de sincronización, en la segunda parte de la tesis se proponen dos
nuevos esquemas de sincronización basados en latches que operan de forma alternativa (PALACS) empleando
dos o cuatro fases de reloj. Se ha establecido un procedimiento para obtener las formas de onda de máxima
frecuencia de operación para un determinado clock skew tanto en estos esquemas como en el esquema másterslave.
Asimismo, se verifica que, efectivamente, los esquemas PALACS propuestos son tolerantes al clock skew.
Por otra parte, se realiza un análisis comparativo de la máxima frecuencia de operación para los esquemas
propuestos y el esquema máster-slave. Los esquemas PALACS ofrecen una mayor velocidad de operación para
prácticamente cualquier valor de skew, tendiendo, para valores altos del mismo, a una mejora del 100% respecto al máster-slave.
Por último, se comprueba como, efectivamente, los esquemas PALACS suponen un ahorro muy significativo del
consumo de energía, fundamentalmente porque reducen la potencia consumida en la red de distribución de reloj,
aspecto cada vez más importante en las tecnologías actuales."
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