• Título: Técnicas de altas prestaciones para la verificación y diseño de circuitos digitales CMOS VLSI
• Tipo: Proyecto I+D
• Estado: Finalizado
• Gestionado por: Universidad de Sevilla
• Financiado por: Ministerio de Educación y Ciencia (212.960,00 €)
• Referencia: TEC2007-61802
• Inicio-Fin: Oct/2007-Sep/2010 (prorrogado hasta Sep/2011)
• Responsable: Dr. Jorge Juan Chico
• Equipo: Manuel J. Bellido Díaz, Dr. Alejandro Millán Calderón, Dr. Paulino Ruiz de Clavijo Vázquez, David Guerrero Martos, Alejandro Muñoz Rivera, Enrique Ostúa Arangüena, Dr. Julián Viejo Cortés, José Ignacio Villar de Ossorno, Juan Quirós Carmona

El proyecto HIPER ha contribuido de forma destacada a desarrollar la línea de investigación principal del grupo solicitante, dedicada al diseño y verificación de circuitos integrados digitales de altas prestaciones. Esta línea, soportada anteriormente por los proyectos MODEL (TIC2000-1350) y META (TEC2004-00840/MIC), ha dado frutos notables y ha sido continuada con éxito en el proyecto HIPER, abriendo interesantes vías de continuación que han sido planteadas en una nueva solicitud al Plan Nacional de Investigación bajo el proyecto de acrónimo HIPERSYS (TEC2011-27936), con resolución provisional favorable.

A grandes rasgos, la finalidad del proyecto HIPER ha sido mejorar las prestaciones de los circuitos integrados digitales y de sus procesos de diseño y verificación. Dentro de esta finalidad podemos distinguir los siguientes objetivos generales:

• Mejora de la verificación de circuitos electrónicos digitales a nivel lógico, con el objeto de incorporar nuevas técnicas que permitan mejorar la precisión de las estimaciones de retraso, corriente y potencia a este nivel.
• Desarrollo de técnicas de diseño de circuitos para altas prestaciones, en concreto, el diseño de celdas lógicas de altas prestaciones (alta velocidad y bajo consumo), el estudio de técnicas de distribución de reloj para bajo consumo y bajo ruido de conmutación, y el desarrollo de metodologías para el evaluación de arquitecturas avanzadas.
• Aplicación práctica y demostración de técnicas de implementación de altas prestaciones.

Cabe destacar que a lo largo de la vida del proyecto se han incorporado cuatro nuevos investigadores no doctores, lo cual ha permitido ampliar los objetivos iniciales del proyecto mediante la exploración aplicaciones de altas prestaciones mediante la implementación en hardware digital de procedimientos y algoritmos de alto nivel, lo cual constituye una visión del diseño para altas prestaciones a un nivel de abstracción superior al originalmente contemplado en el proyecto, que encaja perfectamente con los objetivos iniciales y los extiende significativamente.

En general, podemos decir que el grado de consecución de los objetivos del proyecto HIPER ha sido muy elevado, especialmente si tenemos en cuenta que se han incorporado nuevos objetivos y se han obtenido resultados adicionales a los inicialmente previstos.

Los resultados más relevantes del proyecto son los siguientes:

• Se han completado los modelos de comportamiento dinámico y de consumo de potencia de celdas lógicas anteriormente desarrollados por el grupo.
• Se ha adaptado de la plataforma de simulación experimental desarrollada previamente (HALOTIS) para la incorporación de nuevos modelos y se ha desarrollado la interfaz de usuario para permitir una mayor facilidad de uso de la herramienta.
• Se ha estudiado la influencia de las transiciones internas en el consumo de potencias de las puertas estáticas CMOS. Estas transiciones no producen cambios lógicos en las puertas por lo que no son tenidas en cuenta por las herramientas de verificación de potencia convencionales. Sin embargo, se ha demostrado que estas transiciones pueden representar un porcentaje muy significativo (sobre el 30%) del consumo de los dispositivos [1][4].
• Se han analizado implementaciones de puertas CMOS estáticas usando tecnologías con sustrato independiente. Se ha demostrando que tanto el comportamiento temporal como el consumo estático y dinámico de las implementaciones propuestas obtienen mejores resultados en todos los casos, a costa de una cierta penalización en área, resultando en una alternativa viable y a tener en cuenta en un rango de aplicaciones específicas [3][5][9][10][17][18].
• Se ha avanzado en el desarrollo de los nuevos esquemas de distribución de la señal de reloj basados en biestables paralelos alternantes, comparando las ventajas de estos esquemas con las soluciones tradicionales [3].
• Se ha estudiado un conjunto de sistemas aritméticos respecto de la actividad de conmutación, con objeto de explorar qué arquitecturas reducen este fenómeno y, por tanto, son adecuadas para conseguir reducir el consumo de potencia y el ruido de conmutación que generan. También se ha analizado el rendimiento de distintas arquitecturas de divisores [19][24].
• Se han comparado alternativas para la implementación de módulos FFT/IFFT [13] y se han propuesto implementaciones de funciones de DSP específica en periféricos dedicados que mejoran notablemente el rendimiento y los costes frente a implementaciones software [14].
• Se ha realizado la implementación en hardware de funciones de red TCP/IP y protocolos de sincronización que permiten una notable mejora en la precisión y el rendimiento de este tipo de aplicaciones [2][6][15][20][21]. Se ha comparado con otras implementaciones software empotradas [28][29].
• Se han sentado las bases de una nueva metodologías de alto nivel para el diseño automático de sistemas empotrados. Esta metodología hace uso de diversos paradigmas que se aplican al software como la programación basada en componentes, y puede permitir automatizar muchas de las tareas involucradas en el diseño de sistemas empotrados como la gestión y conexión automática de módulos [22][23][30].
• Se ha implementado un módulo genérico para el testado on-chip de larga duración. Este módulo es capaz de tomar datos de forma continua durante largos periodos de tiempo y enviarlos hacia el exterior mediante una conexión serie sin necesidad de almacenamiento local, por lo que es de aplicación en situaciones donde otras herramientas de testado on-chip no son aplicables. De esta forma se han podido obtener los resultados necesarios de algunos de los prototipos desarrollados [7][25][26][27].

Durante la ejecución del proyecto HIPER se han desarrollado tres Tesis Doctorales defendidas en 2008, 2011 y una prevista para principios de 2012. De esta forma se ha puesto de manifiesto la capacidad formativa del equipo de investigadores del proyecto y se han cumplido los objetivos formativos planteados en la propuesta original.

La actividad y resultados del proyecto HIPER han tenido difusión principalmente mediante la publicación de artículos en revistas de impacto y la contribución a congresos científicos internacionales de su ámbito. En total, las actividades desarrolladas por el proyecto se han materializado en 4 publicaciones en revistas científicas y en 22 contribuciones a congresos, con varios trabajos adicionales en preparación que se espera verán la luz durante el 2012.

También ha contribuido a la difusión del proyecto una entrevista realizada por el diario ABC a su investigador principal, en la cual se destaca el papel jugado por el proyecto HIPER en particular y por el Plan Nacional de Investigación en general, en el desarrollo de las actividades del grupo de investigación [8].

• [1] “Técnicas de optimización para el modelado y la caracterización del comportamiento dinámico de circuitos digitales CMOS en tecnologías UDSM”. Alejandro Millán Calderón. Tesis Doctoral. Universidad de Sevilla. 2008.
• [2] “Diseño e implementación sobre FPGA de sistemas digitales de bajo coste para la sincronización de equipos sobre redes de comunicación usando el protocolo SNTP”. Julián Viejo Cortés. Tesis Doctoral. Universidad de Sevilla. 2011.
• [3] “Técnicas de Implementación de Circuitos Integrados Digitales CMOS de Alta Velocidad de Operación y Bajo Consumo de Potencia ”. David Guerrero Martos. Tesis Doctoral. Universidad de Sevilla. (En fase de corrección).

• [4] A. Millan, M. J. Bellido, J. Juan, D. Guerrero, P. Ruiz-de-Clavijo, J. Viejo. “Comprehensive Analysis on the Internal Power Dissipation of Static CMOS Cells in Ultra-Deep Sub-Micron Technologies”. Journal of Low Power Electronics. American Scientific Publishers. ISSN: 1546-1998. Vol. 6, pp. 93-102, 2010.
• [5] D. Guerrero, A. Millan, J. Juan, M. J. Bellido, P. Ruiz-de-Clavijo, E. Ostua, J. Viejo. “Studying the viability of static CMOS gates with a large number of inputs when using separate transistor wells”. Journal of Low Power Electronics. American Scientific Publishers. ISSN: 1546-1998. Vol. 7, pp. 444-452, 2011
• [6] J. Viejo, J. Juan, M. J. Bellido, A. Millan, P. Ruiz-de-Clavijo. “Fast-convergence microsecond-accurate clock discipline algorithm for hardware implementation”. IEEE Transactions on Instrumentation and Measurement. ISSN: 0018-9456. Vol. 60, 2011.
• [7] J. Viejo, J. I. Villar, J. Juan, A. Millan, E. Ostua, and J. Quiros . “Long-term on-chip verification of systems with logical events scattered in time ”. Microprocessors and Microsystems. Elsevier. (Aceptado, en proceso de revisión). ***
• [8] Entrevista a Manuel J. Bellido Díaz y Jorge Juan Chico. La Voz Empresarial. Edición nacional del diario ABC. Miércoles, 28 de septiembre de 2011.

• [9] D. Guerrero, A. Millan, J. Juan, M. J. Bellido, J. Viejo, A. Muñoz. “Using Independent Bodies in Bulk-CMOS Gates”. Proc. 11th IEEE Symposium on Low-Power and High-Speed Chips (COOLChips), pp. 221. Yokohama (Japan) 16-18 April 2008
• [10] D. Guerrero, A. Millan, J. Juan, M. J. Bellido, P. Ruiz-de-Clavijo, E.Ostua. “Delay and Power Consumption of Static Bulk-CMOS Gates Using Independent Bodies”. Proc. 7th Journées d'études Faible Tension Faible Consommation (FTFC), pp. 105-110. Louvain-la-Neuve (Belgium) 27-28 May 2008
• [11] A. Millan, M. J. Bellido, J. Juan, D. Guerrero, P. Ruiz-de-Clavijo, J. Viejo. “Internal Power Dissipation of Static CMOS Gates in UDSM Technologies”. Proc. 11th IEEE Symposium on Low-Power and High-Speed Chips (COOLChips), pp. 127. Yokohama (Japan) 16-18 April 2008
• [12] A. Muñoz, E. Ostua, M. J. Bellido, A. Millan, J. Juan, D. Guerrero. “Building a SoC for industrial applications based on LEON microprocessor and a GNU/Linux distribution”. Proc. 2008 IEEE International Symposium on Industrial Electronics (ISIE). ISBN: 978­-1­-4244­-1666-­0. pp. 1727-1732. Cambridge (United Kingdom), 30 June - 2 July 2008.
• [13] J. Viejo, A. Millan, M. J. Bellido, E. Ostua, P. Ruiz-de-Clavijo, A. Muñoz. “Implementation of a FFT/IFFT module on FPGA: Comparison of methodologies”. Proc. 4th Southern Conference on Programmable Logic (SPL), pp. 7-11. ISBN: 978-1-4244-1992-0. San Carlos de Bariloche (Argentina) 26-28 March 2008.
• [14] E. Ostua, J. Viejo, M. J. Bellido, A. Muñoz, J. Juan. “Digital Data Processing Peripheral Design for an Embedded Application Based on the Microblaze Soft Core”. Proc. 4th Southern Conference on Programmable Logic (SPL), pp. 197-200. ISBN: 978-1-4244-1992-0. San Carlos de Bariloche (Argentina) 26-28 March 2008.
• [15] J. Viejo, J. Juan, M. J. Bellido, E. Ostua, A. Millan, P. Ruiz-de-Clavijo, A. Muñoz, D. Guerrero. “Design and implementation of a SNTP client on FPGA”. Proc. 2008 IEEE International Symposium on Industrial Electronics (ISIE), pp. 1971-1975. ISBN: 978-1-4244-1666-0. Cambridge (United Kingdom) 30 June - 2 July 2008.
• [16] A. Millan, J. Juan, M. J. Bellido, D. Guerrero, P. Ruiz-de-Clavijo, J. Viejo. “Power dissipation associated to internal effect transitions in static CMOS gates”. Lecture Notes in Computer Science (ISSN: 0302-9743), Vol. 5349, pg. 389-398. 2009.
• [17] D. Guerrero, A. Millan, J. Juan, M. J. Bellido, P. Ruiz-de-Clavijo, E. Ostua. “Performance Analysis of Bulk-CMOS Gates Using Separated Wells”. Proc. 15th Iberchip Workshop (IWS), pp. 54-59. Buenos Aires (Argentina). 25-27 March 2009.
• [18] D. Guerrero, A. Millan, J. Juan, M. J. Bellido, P. Ruiz-de-Clavijo, E. Ostua. “Delay and Power Consumption of Static Bulk-CMOS Gates Using Independent Bodies”. Proc. 4th IEEE International Conference on Design & Technology of Integrated Systems in Nanoscale Era (DTIS). ISBN: 978-1-4244-4321-5, pp. 191-196. Cairo (Egypt). 6-7 April 2009.
• [19] Gashaw Sassaw, Carlos J. Jiménez, José M. Mora y Manuel Valencia, “Estudio comparativo de los divisores en la tecnología nanométrica CMOS (Comparative Study of Dividers in CMOS Nanotechnologies)”, XIII Convención y Feria Internacional Informática 2009; II Simposio Internacional de Computación y Electrónica; Congreso Informática (SICE’2009). ISBN del CD: 978-959-286-010-0, Referencia ELE 075. La Habana, Febrero de 2009.
• [20] J. Viejo, J. Juan, E. Ostua, M. J. Bellido, A. Millan, A. Muñoz, J. I. Villar. “Accurate and compact implementation of a hardware SNTP Client”. Proc. 15th Iberchip Workshop (IWS), pp. 504-509. Buenos Aires (Argentina). 25-27 March 2009.
• [21] J. Viejo, J. Juan, E. Ostua, A. Millan, P. Ruiz­-de-­Clavijo, J. I. Villar, J. Quiros. “Implementación sobre FPGA de un cliente SNTP de bajo coste y alta precisión”. Proc. 9th Jornadas de Computación Reconfigurable y Aplicaciones (JCRA, Workshop on Reconfigurable Computing and Applications), ISBN: 978-84-8138-832-9, pp. 359-366. Madrid (Spain). 9-11 September 2009.
• [22] J. I. Villar, J. Juan, M. J. Bellido. “Efficient techniques and methodologies for embedded system design using free hardware and open standards”. Proc. 19th International Conference on Field Programmable Logic and Applications (FPL), ISBN: 978-1-4244-3892-1, pp. 719-720. Prague (Czech Republic). 31 August - 2 September 2009.
• [23] J. I. Villar, J. Juan, M. J. Bellido, P. Ruiz­-de-­Clavijo, D.Guerrero, A. Muñoz. “Usando Python como HDL: Estudio comparativo de resultados basado en el desarrollo de un periférico real”. Proc. 9th Jornadas de Computación Reconfigurable y Aplicaciones (JCRA, Workshop on Reconfigurable Computing and Applications), ISBN: 978-84-8138-832-9, pp. 33-42. Madrid (Spain). 9-11 September 2009.
• [24] Sassaw Teshome, G, Jiménez Fernández, C.J. Valencia Barrero, M., “Influencia de la caracterización en el flujo de diseño de circuitos CMOS nanométricos”, XVI Iberchip Workshop (IBERCHIP’10). Iguazu Falls (Brazil). 23-25 February 2010.
• [25] J. Viejo, J. I. Villar, J. Juan, A. Millan, M. J. Bellido, E. Ostua. “Design and implementation of a suitable core for on-chip long-term verification”. Proc. 5th IEEE International Symposium on Industrial Embedded Systems (SIES), pp. 234-237. ISBN: 978-1-4244-5840-0. Trento (Italy). 7-9 July 2010.
• [26] J. Viejo, J. I. Villar, J. Juan, A. Millan, M. J. Bellido, J. Quiros. “Verificación on-chip de larga duración de sistemas con eventos lógicos dispersos en el tiempo”. Proc. 10th Jornadas de Computación Reconfigurable y Aplicaciones (JCRA, Workshop on Reconfigurable Computing and Applications), pp. 269-276. ISBN: 978-84-92812-56-1. Valencia (Spain). 8-10 September 2010.
• [27] J. Viejo, J. I. Villar, J. Juan, A. Millan, E. Ostua, J. Quiros. “Long-term on-chip verification of systems with logical events scattered in time”. Proc. 25th Conference on Design of Circuits and Integrated Systems (DCIS), pp. 323-326. ISBN: 978-84-693-7393-4. Lanzarote (Spain). 17-19 November 2010.
• [28] J. Quiros, J. Viejo, A. Muñoz, A. Millan, E. Ostua, J. I. Villar. “Implementación sobre FPGA de un cliente SNTP usando MicroBlaze”. Proc. 16th Iberchip Workshop (IWS). Iguazu Falls (Brazil). 23-25 February 2010.
• [29] J. Quiros, J. Viejo, A. Millan, A. Muñoz, J. I. Villar, D. Guerrero. “Implementation of a configuration server for a hardware SNTP synchronization platform based on FPGA”. Proc. 7th Southern Conference on Programmable Logic (SPL), pp. 239-244. ISBN: 978-1-4244-8846-9. Cordoba (Argentina), 13-15 April 2011.
• [30] J. I. Villar, J. Juan, M. J. Bellido, J. Viejo, D. Guerrero, J. Decaluwe. “Python as a Hardware Description Language: A Case Study”. Proc. 7th Southern Conference on Programmable Logic (SPL), pp. 117-122. ISBN: 978-1-4244-8846-9. Cordoba (Argentina). 13-15 April 2011.